Depletion-load NMOS – Tranzystor NMOS z obciążeniem zubożonym

Depletion-load NMOS – Tranzystor NMOS z obciążeniem zubożonym

Depletion-load NMOS to architektura tranzystorów NMOS (Negative-channel Metal-Oxide Semiconductor), w której obciążenie w układzie logicznym realizowane jest przez tranzystor typu depletion-mode, czyli z kanałem domyślnie przewodzącym. Taka konfiguracja znacznie poprawia działanie klasycznych układów NMOS względem prostszego podejścia z obciążeniem rezystancyjnym. W latach 70. i 80. układy z obciążeniem zubożonym dominowały w konstrukcji mikroprocesorów i pamięci. Dziś pokażę Ci, jak działa taka konfiguracja, jak wpływa na charakterystykę układu i dlaczego była kluczowym krokiem w ewolucji logiki półprzewodnikowej.

Różnica między enhancement-mode a depletion-mode

W układach NMOS stosuje się dwa typy tranzystorów: typu enhancement (wzbogacany) i depletion (zubożony). Tranzystor NMOS typu enhancement nie przewodzi prądu bez napięcia bramki (gate), a dopiero jego dodatnie spolaryzowanie wytwarza kanał przewodzący. Z kolei tranzystor depletion posiada kanał już w stanie spoczynkowym – przewodzi bez napięcia na bramce, a jego przewodnictwo można ograniczyć przez przyłożenie napięcia ujemnego. To właśnie ten drugi typ używany jest jako „obciążenie” w topologii Depletion-load NMOS.

Zalety obciążenia zubożonego

W klasycznych układach NMOS z obciążeniem rezystancyjnym, rezystor podciągający V_DD powoduje wolniejszą pracę i większe zużycie mocy. Zastępując go tranzystorem depletion-mode, otrzymujemy aktywne obciążenie, które nie tylko zajmuje mniej miejsca, ale też działa szybciej, pozwalając na lepsze parametry czasowe i logiczne. Wzrost szybkości przełączania oraz bardziej strome przejścia logiczne to główne powody, dla których architektura ta znalazła zastosowanie w takich układach jak Intel 4004 czy MOS Technology 6502.

Struktura logiczna bramki Depletion-load NMOS

Standardowa bramka logiczna, np. inwerter, zbudowana w tej technologii, zawiera tranzystor sterujący (enhancement) oraz tranzystor obciążeniowy (depletion) połączony szeregowo między V_DD a wyjściem. Gdy tranzystor sterujący jest wyłączony, obciążenie zubożone utrzymuje stan logiczny „1” na wyjściu. Gdy sterujący się załącza, ściąga wyjście do masy (logiczne „0”). Ta prostota konstrukcji przy dobrej efektywności logicznej pozwoliła tworzyć złożone bramki AND, OR, NAND i NOR przy minimalnym budżecie tranzystorowym.

Zastosowanie w projektowaniu układów scalonych

W epoce przed powszechnym stosowaniem CMOS, układy NMOS z obciążeniem zubożonym były podstawą logiki komputerowej. Mikroprocesory takie jak Zilog Z80, Motorola 6800 czy wspomniany MOS 6502 były projektowane właśnie w tej technologii. Projektanci doceniali kompromis między szybkością, rozmiarem układów a poborem mocy. Z dzisiejszej perspektywy, mimo że technologia CMOS niemal całkowicie zastąpiła NMOS w układach VLSI, to zrozumienie działania Depletion-load NMOS nadal jest kluczowe – zwłaszcza w analizie architektury starych układów oraz w projektach edukacyjnych i eksperymentalnych.

Porównanie Depletion-load NMOS z CMOS

Wady i ograniczenia

Pomimo zalet, Depletion-load NMOS ma także swoje ograniczenia. Największym z nich jest znaczny pobór mocy, szczególnie w stanie spoczynkowym. Każda bramka stale przepuszcza prąd, co powoduje nagrzewanie się układów i ogranicza ich integrację. Dodatkowo, napięcia logiczne nie są symetryczne, a logiczna „1” jest często obniżona względem V_DD przez spadek napięcia na tranzystorze obciążenia. To utrudnia łączenie z innymi technologiami oraz projektowanie układów mieszanych.

Choć dziś ta technologia wyszła z użycia w produkcji komercyjnej, jej koncepcje pozostały żywe. Współczesne układy CMOS wciąż korzystają z idei aktywnego obciążenia – tylko że z wykorzystaniem komplementarnego tranzystora PMOS. Co więcej, projektując układy analogowe, takie jak wzmacniacze operacyjne czy przetworniki ADC, nadal stosuje się technikę obciążenia typu depletion – zwłaszcza w technologii BiCMOS i w układach pracujących w ekstremalnych warunkach, gdzie CMOS zawodzi.

Skoro dziś rozłożyliśmy na części pierwsze Depletion-load NMOS, warto wspomnieć, że jutro przyjrzymy się bardziej złożonym układom dynamicznej logiki NMOS, takim jak układy dynamiczne z zegarem (clocked logic), które zwiększają gęstość upakowania bramek i wydajność energetyczną przy jeszcze większej złożoności sterowania.